Verilator は、Verilog HDL をサイクルベースで論理シミュレーションする無償の設計ツールです。一般的なイベント ドリブン方式と比べ高速ですが、特有の制約事項もあります。Verilog と C++ 記述のテストベンチの具体例を WSL 上で実行して解説し、結果を I…