Verilator は Verilog HDL をサイクルベース方式で高速に動かす無償のシミュレータです。但、最上位モジュールは C++ または SystemC で記述する必用があります。本記事では、最上位のテストベンチを SystemC で記述する方法を、Verilog HDL の記述と1対1に…

最終更新：2021-04-23 本記事では、CPU コアを含む RTL を Verilog HDL 等で論理シミュレーションする場合の、ダンプすべき信号について解説します。論理シミュレーションに使用する ROM コードは、C 言語もしくはアセンブリ言語で作成する事を想定していま…

ARM 社より評価用として無償でクリック スルー契約によりダウンロード可能な Cortex-M0 CPU コア単体の難読化 Verilog HDL を、WSL 上の無償な Icarus Verilog シミュレータで動かす手順を紹介します。ROM コードは WSL 上標準パッケージの GNU クロスコンパ…

Verilator は、Verilog HDL をサイクルベースで論理シミュレーションする無償の設計ツールです。一般的なイベント ドリブン方式と比べ高速ですが、特有の制約事項もあります。Verilog と C++ 記述のテストベンチの具体例を WSL 上で実行して解説し、結果を I…

本記事では、効率的な Verilog HDL のコーディング手法を、具体的なパーツ毎にルールを紹介します。パーツ： FF、MUX、算術演算、シフタ、ビット拡張、アライナ、デコーダ、シーケンサ等。

Verilog HDL は論理回路の動作を検証するハードウェア記述言語 (RTL) です。無償かつ Windows 上でも動くシミュレータ Icarus Verilog、波形ビューワ GTKwave の紹介。